هدف از مشخصات نسل بعدی حافظه HBM5، دو برابر کردن عملکرد و افزایش بهرهوری انرژی در مقایسه با HBM4E است که شرکت سامسونگ (Samsung) آن را در نشست اجرایی حافظه (Memory Executive Summit)، رویدادی پیش از نمایشگاه کامپیوتک تایوان ۲۰۲۶ اعلام کرد. با توجه به اینکه دو برابر کردن نرخ انتقال داده HBM4E تنها در یک نسل تقریباً واقعگرایانه نیست، اظهارات سامسونگ (Samsung) ممکن است به این معنا باشد که HBM5 تعداد پینهای رابط را برای تقویت پهنای باند دو برابر خواهد کرد.
به گفته «چوی جانگ-سوک» (Choi Jang-seok)، رئیس تیم برنامهریزی محصول بخش کسبوکار حافظه در لشکر دیاس سامسونگ الکترونیکس (Samsung Electronics DS)، هدف حافظه HBM5 که در حال حاضر در دست توسعه است، دو برابر کردن عملکرد و بهبود 20 درصدی عملکرد بر حسب وات در مقایسه با نسل HBM4E است. پیش از این، سامسونگ (Samsung) اعلام کرده بود که پشتههای حافظه HBM5 دارای بلوک مسیر حرارتی (HPB) خواهند بود که مقاومت حرارتی را 20 درصد کاهش داده و خنکسازی ماژولهای HBM5 را سادهتر میکند.
دو برابر کردن پهنای باند حافظه به ازای هر پشته در HBM5 منجر به اوج پهنای باند حدود 4 ترابایت بر ثانیه به ازای هر پشته در سالهای 2028 تا 2029 خواهد شد. شرکت تیاسامسی (TSMC) انتظار دارد شتابدهندههای هوش مصنوعی تا پایان دهه به پیکربندیهای 20 تا 24 پشته HBM5/HBM5E به ازای هر بسته برسند، به این معنی که این سیستمها در بستهها تنها چند سال دیگر به پهنای باند حافظه خیرهکننده 80 ترابایت بر ثانیه تا 96 ترابایت بر ثانیه دست خواهند یافت.
اگرچه تولیدکنندگان DRAM مانند میکرون (Micron)، سامسونگ (Samsung) یا اسکی هایناکس (SK hynix) و همچنین توسعهدهندگان کنترلکنندهها و PHYهای HBM مانند کیدنس (Cadence)، رامباس (Rambus) یا سینوپسیس (Synopsys) در حال حاضر کنترلکنندهها و رابطهای HBM4/HBM4E با امتیاز نرخ انتقال داده 16 گیگابیت بر ثانیه را ارائه میدهند، اما نرخ انتقال رسمی JEDEC برای HBM4E حدود 12 گیگابیت بر ثانیه خواهد بود.
اگر سامسونگ (Samsung) انتظار داشته باشد که HBM5 دو برابر پهنای باند HBM4E را ارائه دهد، مشخصات HBM5 باید یا نرخ انتقال داده به ازای هر پین را از 12 گیگابیت بر ثانیه به 24 گیگابیت بر ثانیه دو برابر کند، عرض رابط را از 2048 به 4096 بیت افزایش دهد، یا یک رابط عریضتر را با نرخ انتقال داده بالاتر ترکیب کند. افزایش عرض رابط پشته حافظه HBM5 به 4096 بیت تاکنون توسط KAIST و مارول (Marvell) پیشبینی شده است؛ با این حال، این قطعاً یک تأیید نیمه رسمی از هدف مشخصات نیست.
از منظر عملکرد به ازای هر وات، عریضتر کردن رابط معمولاً آسانتر از دو برابر کردن نرخ سیگنالدهی به ازای هر پین است. سرعتهای بالاتر به ازای هر پین نیازمند درایورها، گیرندهها، ساعتها، برابارسازی، حاشیههای زمانبندی دقیقتر و یک PHY پیچیدهتر است، زیرا حفظ یکپارچگی سیگنال در سرعتهای بسیار فراتر از 20 گیگابیت بر ثانیه کار آسانی نیست. اما در حالی که یک رابط HBM عریضتر بیتهای بیشتری را به صورت موازی با سرعت کمتر در هر سیم جابجا میکند، رفتن از 2048 به 4096 پین به معنای دو برابر شدن مسیرهای TSV/I/O، درایورها، گیرندهها، برآمدگیها، مسیریابی پیچیدهتر و یک دای پایه بسیار پیچیده است. بنابراین در حالی که یک ورودی/خروجی 4096 با سرعت متوسط احتمالاً برای پیکوژول بر بیت بهترین است، پیچیدگی رابط/بسته به قدری شدید میشود که ممکن است دستاوردها را خنثی کند. علاوه بر این، شاید یک رابط 3072 بیتی به همراه افزایش متوسط در نرخ انتقال داده یک سازش مهندسی معقول باشد، هرچند مهندسان درگیر در فرایند تصمیمگیری JEDEC ممکن است فکر دیگری کنند. در هر صورت، در حال حاضر هرگونه بحث در مورد مشخصات HBM5 حدسی باقی میماند.
با این وجود، هدف دو برابر کردن پهنای باند HBM4E (2 ترابایت بر ثانیه به ازای هر پشته) در طول یک نسل آشکارا بسیار تهاجمی است.
لازم به ذکر است که دستیابی به بهرهوری انرژی 20 درصد بالاتر نه تنها با افزایش عملکرد، بلکه با بهبود فناوری فرآیند DRAM، بهینهسازی دای پایه، کاهش ولتاژهای ورودی/خروجی TSV، تغییرات معماری یامدیریت توان نیز قابل دستیابی است.
منبع: tomshardware.com